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LatticeSC/M | Lattice CPLD
LatticeSC/M (系统芯片/MACO) FPGA系列集成了一个高性能的FPGA结构 [EN]、 3.8Gbps SERDES和PCS [EN]、 2Gbps并行I/O [EN]、低功耗的1V Vcc选择、l大型的嵌入式RAM [EN]、以及嵌入式ASIC块 [EN] 、提供了业界最高性能的FPGA。

LatticeSC根据当今基于连结的高速系统的要求而设计、推出了针对诸如 以太网 [EN]、PCI Express [EN]、SPI4.2 [EN]以及高速 存储控制器 [EN]等高吞吐量标准的最佳解决方案。 LatticeSC配备了嵌入式存储器、用于高端系统设计的层次化的时钟及时钟管理资源。针对低成本、系统级的集成,LatticeSCM系列提供了MACO (Masked Array for Cost Optimization) [EN]:每个器件含有高达12个嵌入式的ASIC块,以及多种工程预制的IP块。
 
主要特性

高性能 FPGA 结构 [EN]
15K至115K四输入查找表
139至942 I/O
700MHz 全局时钟;1GHz 边沿时钟
针对低功耗设计:1V Vcc选项将结构的功耗降低了44%
高速SERDES: 在600Mbps至3.8Gbps速率下,每个器件4至32个SERDES的特性 [EN]:
预加重及均衡
低功耗(每信道105mW)
嵌入式物理编码子层(PCS) 支持:PCI Express GbE, XAUI, SONET, 1G Fibre Channel, 2G Fibre Channel以及 Serial Rapid IO
PURESPEED技术:2Gbps并行I/O [EN]
拥有适应输入逻辑(AIL)的输入延时(INDEL)基于每个管脚动态地对齐数据,为高性能源同步I/O提供强大的支持
支持高达2Gbps的普通DDR;高达1Gbps的普通SDR;高达800Mbps的单端存储器接口
全面支持多种标准:LVCMOS; LVTTL; PCI, PCI-X; LVDS, Bus-LVDS, MLVDS, LVPECL;器件上拥有可编程的终端电阻选择
MACO: 片上结构化的ASIC块,以低功耗、低成本提供工程预制的IP块 [EN]
工程预制的IP用于低成本、低功耗的系统级集成
存储器增强的FPGA [EN]
1至7.8 Mbits嵌入式RAM块(500MHz)
额外的分布式RAM:240K至1.8Mbits
sysCLOCK PLL及DLL [EN]
每个器件具有8个PLL,工作频率高达1GHz
PLL支持展频
每个器件具有12个DLL,工作频率高达700MHz
系统级支持 [EN]
IEEE 标准 1149.1 边界扫描
IEEE 标准 1532 在系统配置
嵌入式PowerPC微处理器接口
嵌入式系统总线
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Lattice(莱迪思)官网发布的行业动态(2024年4月14日更新)
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