ispClock5406D和ispClock5410D是在系统可编程的差分时钟分配IC,专门针对高性能通信和计算应用而设计。 ispClock5400D系列的主要特点是CleanClock蔡亍相偏噪声、第三代的PLL。 FlexiClock錡出部分支持多种逻辑标准和双相偏控制功能。

每个器件的配置存储在通过一个JTAG接口来重复编程的片上的非易失存储器中。 器件的某些方面可以通过一个I2C接口立即进行修改的。

ispClock5400D

应用

用于SERDES的低成本时钟源

ATCA、MicroTCA、AMC、PCI Express

差分时钟分配

通用源同步时钟管理

高扇出时钟缓冲器

零延时时钟缓冲器

SERDES参考时钟

拥有SERDES的FPGA和ASIC需要有一个参考时钟源，如LatticeECP3 ，传统上需要用昂贵的带差分输出的晶体振荡器来实现。 ispClock5400D允许使用一个较低成本、较低频率的CMOS振荡器时钟源，从而降低了整体成本。

较便宜的CMOS振荡器与ispClock5400D的组合

针对高速源同步接口的时钟管理

将来自FPGA的边沿对齐的时钟输出转换为用于接收器的数据至中的时钟（90° 相偏）。采用时间相偏（Time Skew）特性，可以极大地适应建立与保持时间的PVT差异。

边沿对齐到数据至中的时钟

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特性

CleanClock PLL性能

超低周期-周期抖动（29ps 峰-峰）

超低周期抖动（2.5ps）

低输出至输出相偏(<100ps)

完全集成的高性能PLL

可编程锁定检测

四个输出分频器

可编程片上回路滤波器

兼容扩频时钟

内部/外部反馈

灵活的时钟参考和外部反馈输入

可编程差分输入参考标准：LVDS, LVPECL, HSTL, SSTL, HCSL

可编程端接

时钟A/B选择多路开关

FlexiClock I/O

50MHz至400MHz的输入/输出工作

每个输出具有双可编程相偏

通过I2C的动态相偏控制

低输出至输出相偏（<100ps）

多达10个可编程扇出缓冲器

可编程的差分输出标准和单独使能控制：LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS

多达10个具有单独VCCO和GND的块：1.5V, 1.8V, 2.5V, 3.3V

所有输入和输出符合热插拔要求

工作模式

带有可编程输出相偏控制的扇出缓冲器

带有双可编程相偏控制的零延时缓冲器

可编程功能与封装

支持完整的在系统可编程JTAG边界扫描测试

商用（0 至 70°C）和工业（-40 至 85°C）温度范围

48-管脚和64-管脚的QFNS封装